數(shù)字系統(tǒng)設(shè)計自動化

     目錄
   第1章 概論
    1.1 電子系統(tǒng)設(shè)計自動化技術(shù)發(fā)展的回顧
    1.2 從EDA的角度來觀察VLSI
    1.2.1 VLSI的分類
    1.2.2 芯片布圖
    1.2.3 可編程邏輯器件
    1.3 數(shù)字系統(tǒng)自動設(shè)計的流程
    1.4 EDA的主要領(lǐng)域
    1.4.1 硬件描述語言
    1.4.2 模擬驗證
    1.4.3 綜合技術(shù)
    1.4.4 測試診斷
    1.4.5 邏輯設(shè)計形式驗證
    1.4.6 工程實現(xiàn)
    1.5 EDA系統(tǒng)的構(gòu)成
    參考文獻(xiàn)
   第2章 硬件描述語言vHDL
    2.1 硬件描述語言VHDI
    2.2 VHDL的基礎(chǔ)知識
    2.2.1 設(shè)計實體和結(jié)構(gòu)體的概念
    2.2.2 面向模擬器的某些特性
    2.2.3 結(jié)構(gòu)和行為
    2.2.4 數(shù)據(jù)類型與對象
    2.2.5 各分立部分之間的聯(lián)結(jié)
    2.2.6 VHDL的主要構(gòu)件
    2.2.7 設(shè)計庫
    2.3 VHDL的數(shù)據(jù)類型
    2.3.1 文字
    2.3.2 標(biāo)量類型
    2.3.3 復(fù)合類型
    2.3.4 子類型
    2.3.5 屬性
    2.3.6 預(yù)定義算符
    2.4 VHDL行為描述
    2.4.1 進(jìn)程語句
    2.4.2 行為模型的順序性
    2.4.3 行為模型的并行（并發(fā)）性
    2.5 VHDL的結(jié)構(gòu)描述
    2.5.1 結(jié)構(gòu)描述的基本特征
    2.5.2 規(guī)則結(jié)構(gòu)
    2.5.3 配置指定
    2.5.4 默認(rèn)值與無連接端口
    2.6 VHDL對大規(guī)模設(shè)計的支持
    2.6.1 設(shè)計庫的概念
    2.6.2 VHDL中名字的可見性
    2.6.3 使用library語句訪問其它庫
    2.6.4 塊語句
    2.6.5 設(shè)計中的數(shù)據(jù)共享
    2.6.6 結(jié)構(gòu)描述和行為描述的混合使用
    2.7 VHDL的一些高級特性
    2.7.1 重載
    2.7.2 用戶定義的屬性
    2.7.3 與信號相關(guān)的屬性
    2.7.4 被保護(hù)的信號賦值語句
    2.7.5 斷開指定
    2.7.6 空事項處理
    2.8 設(shè)計實例
    2.8.1 交通燈控制器
    2.8.2 創(chuàng)建技術(shù)說明書
    參考文獻(xiàn)
   第3章 EDA系統(tǒng)的框架結(jié)構(gòu)
    3.1 概述
    3.1.1 EDA系統(tǒng)框架結(jié)構(gòu)的提出
    3.1.2 EDA系統(tǒng)框架結(jié)構(gòu)的概念
    3.1.3 EDA系統(tǒng)框架結(jié)構(gòu)的構(gòu)成模型
    3.1.4 EDA系統(tǒng)框架結(jié)構(gòu)的特點(diǎn)
    3.2 數(shù)據(jù)模型與數(shù)據(jù)管理
    3.2.1 工程數(shù)據(jù)庫及其管理系統(tǒng)
    3.2.2 EDA系統(tǒng)中的數(shù)據(jù)模型
    3.2.3 EDA系統(tǒng)中數(shù)據(jù)庫的層次組織
    3.3 用戶界面管理
    3.3.1 用戶界面管理系統(tǒng)概述
    3.3.2 UIMS的兩種界面
    3.3.3 用戶界面描述語言
    3.3.4 小結(jié)
    參考文獻(xiàn)
   第4章 模擬
    4.1 模擬的目的和方法
    4.1.1 設(shè)計自動化與模擬驗證
    4.1.2 模擬級別
    4.1.3 模擬系統(tǒng)的基本組成
    4.2 邏輯模擬模型
    4.2.1 電路網(wǎng)表
    4.2.2 信號狀態(tài)值
    4.2.3 延遲模型
    4.2.4 元件模型
    4.3 邏輯模擬算法
    4.3.1 模擬過程
    1.3.2 事件表驅(qū)動模擬算法
    4.3.3 三值模擬算法與競爭冒險檢測
    4.4開關(guān)級模擬
    4.4.1 開關(guān)級電路模型
    4.4.2 計算節(jié)點(diǎn)信號狀態(tài)的強(qiáng)度比較算法
    4.4.3 等效阻容網(wǎng)絡(luò)算法
    4.4.4 信號延遲的計算
    4.4.5 門、功能塊級和開關(guān)級的混合模擬處理
    4.5 高層次模擬
    4.5.1 VHDL模擬系統(tǒng)的組成
    4.5.2 VHDL內(nèi)部模型的確立
    4.5.3 VHDL模擬算法
    4.6 交互式模擬與調(diào)試
    4.6.1 高級圖形調(diào)試器及DEBUG功能
    4.6.2 適應(yīng)DEBUG功能的VHDL模型及算法
    4.6.3 交互式波形顯示編輯工具
    參考文獻(xiàn)
   第5章 邏輯綜合
    5.1 邏輯綜合的內(nèi)容和方法
    5.2 布爾函數(shù)的立方體表示法
    5.3 立方體運(yùn)算
    5.3.1 基本概念
    5.3.2 相交和包含判斷的具體實現(xiàn)
    5.3.3 銳積運(yùn)算
    5.3.4 星積運(yùn)算
    5.4 多輸出函數(shù)與單輸出函數(shù)的陣列變換
    5.4.1 單輸出函數(shù)的表示形式
    5.4.2 陣列合并
    5.4.3 陣列分離
    5.5 單輸出函數(shù)質(zhì)立方體的計算
    5.5.1 銳積求質(zhì)立方體
    5.5.2 迭代星積求質(zhì)立方體
    5.5.3 廣義星積求質(zhì)立方體
    5.6 單輸出函數(shù)的自動綜合
    5.6.1 選拔法求最小化覆蓋
    5.6.2 收縮算法求無冗余覆蓋
    5.7 多輸出函數(shù)的自動綜合
    5.7.1 收縮算法求無冗余覆蓋
    5.7.2 選拔法求最小化覆蓋
    5.7.3 判別質(zhì)蘊(yùn)涵項的E算法
    5.8 組合邏輯電路的變換
    5.8.1 多級邏輯電路轉(zhuǎn)化為二級邏輯電路
    5.8.2 二級邏輯電路轉(zhuǎn)化為多級邏輯電路
    5.9 時序邏輯電路的自動綜合
    5.9.1 時序機(jī)的數(shù)學(xué)模型
    5.9.2 完全規(guī)定時序機(jī)的狀態(tài)最小化
    5.9.3 不完全規(guī)定時序機(jī)的狀態(tài)化簡
    5.9.4 時序機(jī)的狀態(tài)分配
    參考文獻(xiàn)
   第6章 高層次綜合
    6.1 高層次綜合概述
    6.1.1 高層次綜合的概念
    6.1.2 高層次綜合的優(yōu)點(diǎn)
    6.2 高層次綜合的內(nèi)容
    6.2.1 編譯與轉(zhuǎn)換
    6.2.2 調(diào)度與分配
    6.2.3 控制器綜合
    6.2.4 結(jié)果生成與反編譯
    6.2.5 高層次綜合中的設(shè)計空間搜索
    6.3 調(diào)度技術(shù)
    6.3.1 調(diào)度問題
    6.3.2 調(diào)度算法的分類
    6.3.3 ASAP調(diào)度算法與ALAP調(diào)度算法
    6.3.4 列表調(diào)度算法
    6.3.5 調(diào)度中控制結(jié)構(gòu)的處理
    6.3.6 調(diào)度中的功能單元庫
    6.4 分配技術(shù)
    6.4.1 分配問題
    6.4.2 分配算法
    6.5 高層次綜合中的優(yōu)化技術(shù)
    6.5.1 具有分枝控制結(jié)構(gòu)時操作的移動
    6.5.2 控制數(shù)據(jù)流圖的結(jié)構(gòu)變換
    6.6 小結(jié)
    參考文獻(xiàn)
   第7章 故障診斷
    7.1 故障診斷與測試集
    7.1.1 測試與故障診斷
    7.1.2 故障模型
    7.1.3 測試向量與測試集
    7.1.4 故障的合并與測試集的壓縮
    7.1.5 測試碼的生成問題
    7.2 敏化路徑法求組合電路的測試碼
    7.2.1 單路徑敏化法
    7.2.2 D算法
    7.3 布爾差分法
    7.4 多故障的測試碼生成
    7.4.1 多故障模型的D算法
    7.4.2 高階布爾差分法
    7.5 時序電路的測試碼生成
    7.5.1 同步時序電路的迭代展開
    7.5.2 擴(kuò)展D算法
    7.5.3 異步時序電路的迭代展開
    7.6 故障模擬
    7.6.1 并行故障模擬
    7.6.2 演繹故障模擬
    7.6.3 同時故障模擬
    7.7 可測性設(shè)計
    7.7.1 可測性分析
    7.7.2 設(shè)置觀察點(diǎn)和控制點(diǎn)
    7.7.3 組合電路的可測性電路結(jié)構(gòu)
    7.7.4 掃描方式電路設(shè)計
    7.7.5 內(nèi)建自測試設(shè)計
    參考文獻(xiàn)
   第8章 形式驗證
    8.1 形式驗證的目的和基本方法
    8.1.1 形式驗證的基本概念
    8.1.2 形式驗證的基本方法
    8.2 基于符號處理的形式推理方法
    8.2.1 電路的描述
    8.2.2 公理系
    8.2.3 基于FOL定理證明系統(tǒng)的驗證過程
    8.3 基于時序邏輯的驗證
    8.3.1 時序邏輯簡介
    8.3.2 用時序邏輯描述電路的時序關(guān)系
    8.3.3 利用狀態(tài)遷移表的驗證方法
    8.4 歸納斷言法在邏輯驗證中的應(yīng)用
    8.4.1 歸納斷言法簡介
    8.4.2 一個寄存器傳輸語言及其公理定義
    8.4.3 驗證實例
    8.5 提取行為表達(dá)式的驗證方法
    8.5.1 驗證用描述語言ISPB簡介
    8.5.2 事件、歷史序列和行為
    8.5.3 行為表達(dá)式
    8.5.4 由ISPB程序求行為表達(dá)式
    8.5.5 用行為表達(dá)式進(jìn)行驗證
   參考文獻(xiàn)
   附錄A VHDL預(yù)定義環(huán)境
   附錄B IEEE多值邏輯系統(tǒng)標(biāo)準(zhǔn)包
   附錄C 英漢名詞對照表