數(shù)字邏輯與數(shù)字系統(tǒng)基礎(chǔ)

第一章 邏輯代數(shù)和邏輯門電路
1．1 數(shù)制與編碼
1．1．1 數(shù)制
1．1．2 編碼
1． 2 基本邏輯運算
1．2．1 與、或、非運算
1．2．2 與非、或非運算
1．2．3 異或、同或邏輯運算
1．2．4 正邏輯和負邏輯
1．3 邏輯代數(shù)的基本規(guī)律
1．3．1 邏輯代數(shù)的基本定律
1．3．2 邏輯代數(shù)的三個規(guī)則
1． 4 邏輯函數(shù)的化簡
1．4．1 邏輯函數(shù)的代數(shù)法化簡
1．4．2 邏輯函數(shù)的卡諾圖法化簡
1．5 邏輯門電路
1．5．1 基本邏輯門
1．5．2
CMOS和TTL器件的外部特性
1．5．3 集電極開路的與非門
1．5．4 三態(tài)輸出門
1．5．5 發(fā)射極耦合邏輯門和集成注入邏輯門
1．6 邏輯門電路的非邏輯應(yīng)用
1．6．1 用邏輯門產(chǎn)生脈沖信號
1．6．2 用邏輯門組成單穩(wěn)態(tài)電路
1．6．3 邏輯門電路的其他應(yīng)用
習題一
第二章 組合邏輯電路
2．1 組合邏輯電路的分析與設(shè)計
＊2．2 組合電路的競爭與冒險
2．3 編碼器與譯碼器
2．3．1 編碼器
2．3．2 譯碼和譯碼器
2．4 比較器和加法器
2．4．1 比較器
2．4．2 加法器
2．5 數(shù)據(jù)選擇器和奇偶校驗器
2．5．1 數(shù)據(jù)選擇器
2．5．2 奇偶校驗器
2．6 利用組合邏輯器件設(shè)計邏輯電路
習題二
第三章 時序邏輯電路
3．1 概述
3．2 存儲器件――觸發(fā)器
3．2．1 基本 RS觸發(fā)器
3．2．2 時鐘脈沖RS觸發(fā)器
3．2．3 主從式JK觸發(fā)器
＊3．2．4 集成主從式JK觸發(fā)器
3．2．5 維持阻塞式D觸發(fā)器
3．2．6 TTL集成觸發(fā)器的主要參數(shù)
3．2．7 CMOS觸發(fā)器
3．3 同步時序電路分析
3．4 同步時序電路設(shè)計
3．4．1 同步時序電路的設(shè)計步驟
3．4．2 設(shè)計舉例
＊3．5 異步時序邏輯電路分析
3．5．1 脈沖型異步時序電路的分析
3．5．2 電平型異步時序邏輯電路的分析
3．6 寄存器和移位寄存器
3．6．1 寄存器和鎖存器
3．6．2 移位寄存器
3．6．3 應(yīng)用舉例
3． 7 計數(shù)器
＊3．8 應(yīng)用中規(guī)模邏輯器件設(shè)計數(shù)字系統(tǒng)
習題
第四章 數(shù)模和模數(shù)轉(zhuǎn)換
4．1 數(shù)模轉(zhuǎn)換電路
4．1．1 數(shù)模轉(zhuǎn)換的基本工作原理
4．1．2 二進制權(quán)電阻D／A轉(zhuǎn)換器
4．1．3 R－2R型D／A轉(zhuǎn)換器
4．1．4 權(quán)電流D／A轉(zhuǎn)換器
4．1．5 D／A轉(zhuǎn)換器的主要性能參數(shù)
4．2 集成 D／A轉(zhuǎn)換器
4．3 模數(shù)轉(zhuǎn)換電路
4．3．1 采樣與保持
4．3．2 量化與編碼
4．3．3 幾種典型的A／D轉(zhuǎn)換器
4．4 集成A／D轉(zhuǎn)換器
習題四
第五章 脈沖電路基礎(chǔ)
5．1 脈沖的基本知識
5．1．1 脈沖波形與參數(shù)
5．1．2 RC電路的暫態(tài)過程
5．2 簡單脈沖波形變換電路
5．2．1 耦合電路
5．2．2 微分電路
5．2．3 積分電路
5．2．4 RC分壓電路
5．2．5 限幅電路
5．2．6 鉗位電路
5．3 集成脈沖電路
5．3．1 集成單穩(wěn)態(tài)觸發(fā)器
5．3．2 集成時基電路555
習題五
第六章 可編程邏輯器件基礎(chǔ)
6．1 PLD器件基礎(chǔ)
6．1．1 PLD器件概述
6．1．2 PLD器件的分類
6．2 可編程邏輯器件的基本結(jié)構(gòu)
6．2．1 PAL的基本電路結(jié)構(gòu)
6．2．2 GAL的基本電路結(jié)構(gòu)
6．2．3 FPGA的基本電路結(jié)構(gòu)
＊6．3 可編程邏輯器件產(chǎn)品簡介
6．4 MACH系列器件介紹
6．4．1 MACH系列器件概述
6．4．2 ispMACHTM4A系列器件結(jié)構(gòu)和配置
習題六
第六章 ispLSI應(yīng)用軟件
7．1 ABEL_HDL語言
7．1．1 ABEL_HDL語言的基本要素
7．1．2 ABEL_HDL語言的基本語法
7．1．3 ABEL_HDL語言的指示字
7．2 ABEL_HDL設(shè)計應(yīng)用實例
7．3 可編程器件工具軟件介紹
7．3．1 ispLEVER的原理圖輸入
7．3．2 設(shè)計的編譯與仿真
7．3．3 建立元件符號（Symbol）
7．3．4 ABEL語言和原理圖混合輸入
7．3．5 把設(shè)計適配到Lattice器件中
7 3． 6 在系統(tǒng)編程的操作方法
7．3．7 器件讀出與加密實驗
7．4 可編程器件工具軟件應(yīng)用實例
習題七
第八章 Verilog HDL設(shè)計方法
8．1 概述
8．2 Verilog硬件描述語言
8．2．1 Verilog HDL語言的基本結(jié)構(gòu)
8．2．2 Verilog HDL語言的基本要素
8．2．3 Verilog HDL語言的基本語法
8．2．4 Verilog HDL語言的任務(wù)和函數(shù)結(jié)構(gòu)
8．3 用 Verilog HDL設(shè)計數(shù)字電路舉例
8．3．1 簡單的組合邏輯電路模塊設(shè)計
8．3．2 簡單的時序邏輯電路模塊的設(shè)計
8．3．3 利用有限狀態(tài)機進行較復(fù)雜時序邏輯電路的設(shè)計
習題八
第九章 數(shù)字系統(tǒng)設(shè)計基礎(chǔ)
9．1 數(shù)字系統(tǒng)設(shè)計概述
9．1．1 數(shù)字系統(tǒng)的基本組成
9．1．2 數(shù)字系統(tǒng)的設(shè)計方法
9．1．3 現(xiàn)代數(shù)字系統(tǒng)的設(shè)計流程
9．2 ASM圖和 MDS圖描述方法
9．2．1 ASM圖
9．2．2 MDS圖
9．2．3 ASM圖轉(zhuǎn)換MDS圖
9．3 狀態(tài)機設(shè)計與舉例
9．3．1 狀態(tài)機的基本結(jié)構(gòu)和功能
9．3．2 狀態(tài)機設(shè)計舉例
習題九
參考文獻