FPGA設(shè)計(jì)與應(yīng)用

第1章  FPGA概述    1
1.1  FPGA的發(fā)展歷程    1
1.2  FPGA的基本原理    3
1.2.1  基于查找表的FPGA的基本結(jié)構(gòu)及邏輯實(shí)現(xiàn)原理    3
1.2.2  基于乘積項(xiàng)的FPGA的基本結(jié)構(gòu)及邏輯實(shí)現(xiàn)原理    5
1.2.3  FPGA的配置應(yīng)用    8
1.3  FPGA的設(shè)計(jì)方法    8
1.4  FPGA的設(shè)計(jì)流程    9
1.4.1  基于“自頂向下”設(shè)計(jì)方法的FPGA設(shè)計(jì)流程    9
1.4.2  基于“自頂向下”設(shè)計(jì)流程的優(yōu)點(diǎn)    12
1.5  總結(jié)與結(jié)論    13
第2章  硬件描述語(yǔ)言入門(mén)    14
2.1  VHDL入門(mén)    14
2.1.1  VHDL的模塊組織    14
2.1.2  基本的數(shù)據(jù)類型及常量、變量、信號(hào)    15
2.1.3  運(yùn)算符及表達(dá)式    16
2.1.4  VHDL基本語(yǔ)句    18
2.1.5  典型電路的設(shè)計(jì)    22
2.2  Verilog HDL入門(mén)    24
2.2.1  Verilog HDL模塊的結(jié)構(gòu)    25
2.2.2  基本的數(shù)據(jù)類型及常量、變量    27
2.2.3  運(yùn)算符及表達(dá)式    29
2.2.4  語(yǔ)句    32
2.2.5  典型電路的設(shè)計(jì)    34
2.2.6  小結(jié)    48
2.3  總結(jié)與結(jié)論    49
第3章  簡(jiǎn)單電路的HDL設(shè)計(jì)    50
3.1  基本組合邏輯運(yùn)算    50
3.1.1  與運(yùn)算    50
3.1.2  或運(yùn)算    51
3.1.3  異或運(yùn)算    53
3.1.4  與非運(yùn)算    54
3.1.5  二選一多路選擇器    55
3.1.6  兩位比較器    57
3.2  基本時(shí)序器件—— 寄存器    58
3.2.1  D觸發(fā)器    58
3.2.2  T觸發(fā)器    59
3.2.3  J-K觸發(fā)器    60
3.2.4  時(shí)序器件—— 移位寄存器    62
3.3  簡(jiǎn)單數(shù)學(xué)運(yùn)算    63
3.3.1  4位加法器    63
3.3.2  4位計(jì)數(shù)器    68
3.3.3  4位乘法器    77
3.4  總結(jié)與結(jié)論    86
第4章  FPGA的同步設(shè)計(jì)    87
4.1  同步的定義    87
4.2  同步部件    88
4.2.1  基本的同步部件    88
4.2.2  同步清除D型觸發(fā)器    89
4.2.3  E型觸發(fā)器    89
4.2.4  T型觸發(fā)器    91
4.2.5  同步R-S觸發(fā)器    94
4.2.6  R型觸發(fā)器    94
4.3  狀態(tài)產(chǎn)生    95
4.3.1  狀態(tài)的無(wú)條件執(zhí)行    97
4.3.2  狀態(tài)的有條件執(zhí)行    98
4.4  中央允許產(chǎn)生器    101
4.5  同步清除    102
4.6  時(shí)鐘歪斜的清除    103
4.7  異步接口    103
4.7.1  互相同步的系統(tǒng)    103
4.7.2  互相異步的系統(tǒng)    104
4.7.3  同步系統(tǒng)的異步輸入    107
4.7.4  握手發(fā)送數(shù)據(jù)的安全性    109
4.7.5  微處理器存儲(chǔ)器映射中的FPGA    109
4.7.6  亞穩(wěn)定性    109
4.7.7  小結(jié)    110
4.8  總結(jié)與結(jié)論    111
第5章  常見(jiàn)的FPGA設(shè)計(jì)實(shí)例    112
5.1  移位寄存器設(shè)計(jì)實(shí)例    112
5.1.1  m序列的產(chǎn)生和性質(zhì)    112
5.1.2  對(duì)具體某一信號(hào)的連續(xù)存儲(chǔ)    115
5.2  計(jì)數(shù)器設(shè)計(jì)實(shí)例    117
5.3  狀態(tài)機(jī)設(shè)計(jì)實(shí)例    121
5.3.1  狀態(tài)圖    122
5.3.2  狀態(tài)表    124
5.3.3  流程圖    128
5.4  存儲(chǔ)器設(shè)計(jì)實(shí)例    129
5.4.1  RAM    129
5.4.2  FIFO    131
5.4.3  ROM    134
5.4.4  應(yīng)注意的問(wèn)題    137
5.5  門(mén)禁系統(tǒng)設(shè)計(jì)實(shí)例    137
5.6  總結(jié)與結(jié)論    140
第6章  FPGA的配置與編程    141
6.1  Altera FPGA配置與編程    141
6.1.1  配置過(guò)程介紹    141
6.1.2  配置方式介紹    143
6.1.3  配置器件(Configuration Device)介紹    144
6.2  Xilinx FPGA配置    144
6.2.1  Xilinx FPGA配置方式    145
6.2.2  FPGA器件配置流程    147
6.2.3  FPGA器件配置設(shè)置    151
6.3  總結(jié)與結(jié)論    153
第7章  3DES算法的FPGA實(shí)現(xiàn)及其在3DES-PCI安全卡中的應(yīng)用    154
7.1  3DES設(shè)計(jì)流程    154
7.2  3DES模塊劃分    155
7.3  3DES設(shè)計(jì)過(guò)程    156
7.3.1  DES算法高速運(yùn)算電路模型設(shè)計(jì)    156
7.3.2  3DES算法程序設(shè)計(jì)及仿真波形    160
7.4  3DES-PCI安全卡的設(shè)計(jì)    192
7.4.1  3DES卡結(jié)構(gòu)設(shè)計(jì)    192
7.4.2  6 種PCI安全卡典型結(jié)構(gòu)性能分析和比較    197
7.5  總結(jié)與結(jié)論    198
第8章  FPGA發(fā)展趨勢(shì)    199
8.1  工藝技術(shù)的進(jìn)步使FPGA性能更強(qiáng)    199
8.1.1  更高性能    199
8.1.2  更低成本    200
8.2  設(shè)計(jì)理念的創(chuàng)新使FPGA向SOPC方向發(fā)展    201
8.2.1  IP復(fù)用    201
8.2.2  混合FPGA    203
8.3  總結(jié)與結(jié)論    204
附錄1  世界著名的FPGA廠商    205
附錄2  常用的FPGA開(kāi)發(fā)工具    208
參考文獻(xiàn)    214