納米芯片學(xué)

第1章 微米芯片
　　1.1 引言
　　1.2 電子管的發(fā)明
　　1.3 晶體管的發(fā)明
　　1.4 微米芯片
　　1.4.1 微米芯片的誕生
　　1.4.2 電子器件百年史
　　1.4.3 微米芯片實例
　　
　　1.5 Moore定律
　　1.6 材料的選擇
　　1.7 器件結(jié)構(gòu)的創(chuàng)新
　　1.7.1 微米芯片的關(guān)鍵技術(shù)
　　1.7.2 雙極型晶體管
　　1.7.3 異質(zhì)結(jié)雙極型晶體管
　　1.7.4 MOS場效應(yīng)晶體管
　　1.7.5 異質(zhì)結(jié)場效應(yīng)晶體管
　　1.7.6 雙極-CMOS器件
　　
　　1.8 制造技術(shù)的創(chuàng)新
　　1.8.1 薄膜制備技術(shù)
　　1.8.2 圖形發(fā)生技術(shù)
　　1.8.3 雙極-CMOS技術(shù)工程
　　
　　第2章 MOS納米芯片
　　2.1 引言
　　2.2 特征長度
　　2.3 MOS納米芯片的發(fā)展
　　2.4 MOS納米芯片的基本技術(shù)工程
　　2.4.1 雙阱工程
　　2.4.2 淺槽隔離工程
　　2.4.3 多晶硅柵工程
　　2.4.4 輕摻雜源／漏區(qū)注入工程
　　2.4.5 側(cè)墻形成工程
　　2.4.6 高摻雜源／漏區(qū)注人工程
　　2.4.7 接觸孔金屬形成工程
　　2.4.8 互連工程
　　
　　2.5 180 nm技術(shù)節(jié)點納米芯片
　　2.6 130 nm技術(shù)節(jié)點納米芯片
　　2.6.1 雙閾值電壓CMoS芯片
　　2.6.2 高密度Etoxtm快閃存儲器
　　
　　2.7 90 nm技術(shù)節(jié)點納米芯片
　　2.7.1 應(yīng)變硅CMoS晶體管
　　2.7.2 90 nm技術(shù)節(jié)點納米芯片的互連
　　2.7.3 90 nm技術(shù)節(jié)點納米芯片實例
　　
　　2.8 65 nm技術(shù)節(jié)點納米芯片
　　2.8.1 增強型應(yīng)變硅CMOS晶體管
　　2.8.2 193 nm波長和交互相移掩膜相結(jié)合的光刻技術(shù)
　　2.8.3 65 nm技術(shù)節(jié)點互連
　　2.8.4 65 nm技術(shù)節(jié)點原型納米芯片
　　
　　2.9 45 nm、32 nm、22 nm技術(shù)節(jié)點納米芯片
　　2.10 數(shù)字和模擬兼容納米芯片
　　2.10.1 電路和工藝流程
　　2.10.2 高壓RF模擬CMoS
　　2.10.3 SiGe HBT
　　2.10.4 無源元件
　　2.10.5 測試電路
　　
　　第3章 納米芯片的候選器件和工程技術(shù)
　　3.1 引言
　　3.2 MOS納米器件發(fā)展中的關(guān)鍵制約因素
　　3.3 ITRS建議的非經(jīng)典候選MOS納米晶體管
　　3.3.1 增強輸運CMOS納米晶體管
　　3.3.2 超薄體SOI CMoS納米晶體管
　　3.3.3 源和漏電極工程
　　3.3.4 N柵（N>2）MoSFET
　　3.3.5 雙柵MoSFET
　　
　　3.4 Intel研究的非經(jīng)典候選MOs納米晶體管
　　3.4.1 候選三柵MOS納米晶體管
　　3.4.2 候選納米線MOS晶體管
　　3.4.3 候選納米管MOS晶體管
　　3.4.4 候選Ⅲ-V FEt器件
　　
　　3.5 非MOS候選納米器件
　　3.5.1 光子晶體器件
　　3.5.2 快速單磁通量子器件
　　3.5.3 自旋器件
　　
　　3.6 控制柵革新工程
　　3.6.1 柵氧的按比例縮小
　　3.6.2 高志介質(zhì)材料
　　3.6.3 金屬柵
　　3.6.4 候選納米器件中高K柵介質(zhì)和金屬柵的作用
　　
　　3.7 源和漏革新工程
　　3.7.1 源／漏工程
　　3.7.2 超淺結(jié)的形成
　　3.7.3 SDE的按比例縮小
　　3.7.4 最小的SDE對柵的交疊
　　3.7.5 最小化的SDE結(jié)深
　　
　　3.8 溝道和襯底革新工程
　　3.8.1 倒摻雜阱工程
　　3.8.2 SSRW的基本原理
　　3.8.3 Halo工程
　　3.8.4 Halo阱工程雜質(zhì)剖面的基本原理
　　3.8.5 電源電壓和閾值電壓的選擇因素
　　3.8.6 絕緣層上的Si單晶襯底
　　3.8.7 高遷移率溝道工程
　　
　　3.9 互連革新工程
　　3.9.1 互連對時間延遲和功耗的影響
　　3.9.2 互連的低k介質(zhì)膜
　　3.9.3 Cu互連
　　3.9.4 65 nm和45nm技術(shù)節(jié)點的互連
　　3.9.5 可能的候選互連
　　3.10 光刻革新工程
　　3.11 清洗革新工程
　　3.12 非傳統(tǒng)納米芯片制造技術(shù)
　　3.13 納米芯片制造技術(shù)評述
　　
　　第4章 候選納米電子器件原理
　　4.1 引言
　　4.2 MOS器件物理梗要
　　4.2.1 能帶論概念和載流子遷移率
　　4.2.2 經(jīng)典MOS器件物理概要
　　4.2.3 MOS納米晶體管中溝道原子數(shù)
　　4.2.4 非經(jīng)典MOS納米晶體管的量子效應(yīng)
　　
　　4.3 MOS器件準(zhǔn)2D分析模型
　　4.3.1 超短溝道效應(yīng)
　　4.3.2 準(zhǔn)2D分析模型
　　
　　4.4 彈道納米MOS器件理論
　　4.4.1 器件物理
　　4.4.2 精簡分析模型
　　4.4.3 分子場效應(yīng)晶體管
　　4.4.4 分析和討論
　　
　　4.5 納米MOS器件精簡分析散射模型
　　4.5.1 精簡分析散射模型
　　4.5.2 背散射系數(shù)
　　4.5.3 精簡分析散射模型的檢驗
　　4.5.4 分析和討論
　　
　　4.6 共振隧穿器件原理
　　4.6.1 雙勢壘結(jié)構(gòu)
　　4.6.2 雙勢壘結(jié)構(gòu)傳輸系數(shù)
　　4.6.3 隧穿時間
　　4.6.4 RTD的電流特性
　　4.6.5 多峰谷RTD
　　4.6.6 共振隧穿雙極晶體管
　　4.6.7 多態(tài)共振隧穿雙極晶體管
　　4.6.8 共振隧穿熱電子晶體管
　　4.6.9 超晶格基區(qū)晶體管
　　4.6.10 共振隧穿模式中的單電子晶體管
　　4.6.11 共振隧穿效應(yīng)電路
　　
　　第5章 候選納米芯片
　　5.1 引言
　　5.2 散熱能力是電子型納米芯片的最終限制
　　5.2.1 按比例縮小規(guī)則的預(yù)測和Heisenberg／SNL模型
　　5.2.2 邏輯開關(guān)的物理模型
　　5.2.3 散熱的限制
　　5.2.4 理論模型和現(xiàn)實的比較
　　
　　5.3 候選存儲器
　　5.3.1 候選存儲器的分類和性能
　　5.3.2 浮體DRAM
　　5.3.3 單電子與少數(shù)幾個電子存儲器
　　5.3.4 3D可編程存儲器
　　5.3.5 分子存儲器
　　5.3.6 相變存儲器
　　5.3.7 鐵電存儲器FeRAM
　　5.3.8 磁存儲器MRAM
　　5.3.9 電阻隨機存儲器RRAM
　　5.3.10 靜態(tài)數(shù)據(jù)存儲器ESTOR
　　
　　5.4 候選邏輯電路
　　5.4.1 共振隧穿器件RTD
　　5.4.2 量子蜂窩式自動裝置QCA
　　5.4.3 量子線器件QWD
　　5.4.4 單電子器件SED
　　5.4.5 單分子器件SMD
　　5.4.6 快速單磁通量子器件RSFQD
　　5.4.7 自旋器件SD
　　
　　5.5 候選體系機構(gòu)
　　5.5.1 納米尺度蜂窩式陣列平行格柵
　　5.5.2 過錯容忍體系機構(gòu)
　　5.5.3 由生物學(xué)獲得靈感的體系機構(gòu)
　　5.5.4 相干量子計算
　　
　　5.6 候選納米材料
　　5.6.1 候選納米材料的性質(zhì)
　　5.6.2 候選納米材料的綜合
　　5.6.3 候選納米材料的表征
　　
　　5.7 候選納米芯片的評估
　　5.7.1 功能比較
　　5.7.2 臨界評論
　　5.7.3 風(fēng)險評估
　　附錄 縮寫和英漢對照
　　主要符號表