現(xiàn)代數(shù)字設(shè)計(jì)與VHDL

第1章 進(jìn)制和二進(jìn)制編碼
1.1 前言
1.2 十進(jìn)制
1.3 二進(jìn)制
1.4 八進(jìn)制
1.5 十六進(jìn)制
1.6 帶符號(hào)數(shù)
1.7 浮點(diǎn)數(shù)
1.8 二進(jìn)制編碼
習(xí)題
第2章 數(shù)字邏輯的基本概念
2.1 前言
2.2 集合
2.3 關(guān)系
2.4 劃分
2.5 圖
2.6 布爾代數(shù)
2.7 布爾函數(shù)
2.8 布爾函數(shù)的推導(dǎo)和分類
2.9 布爾函數(shù)的標(biāo)準(zhǔn)形式
2.10 邏輯門(mén)
習(xí)題
第3章 組合邏輯電路
3.1 前言
3.2 布爾表達(dá)式的簡(jiǎn)化
3.3 卡諾圖
3.4 奎因-麥克拉斯基法
3.5 布爾函數(shù)的立方圖表示
3.6 邏輯電路的啟發(fā)式化簡(jiǎn)
3.7 多輸出函數(shù)的化簡(jiǎn)
3.8 與非和或非邏輯
3.9 多級(jí)邏輯設(shè)計(jì)
3.10 使用無(wú)關(guān)項(xiàng)化簡(jiǎn)多級(jí)電路
3.11 使用異或門(mén)和與門(mén)進(jìn)行組合邏輯
3.12 使用數(shù)據(jù)選擇器和譯碼器進(jìn)行邏輯電路設(shè)計(jì)
3.13 算術(shù)運(yùn)算電路
3.14 使用PLD設(shè)計(jì)組合邏輯電路
習(xí)題
參考文獻(xiàn)
第4章 同步時(shí)序電路的基本原理
4.1 前言
4.2 同步和異步操作
4.3 鎖存器
4.4 觸發(fā)器
4.5 同步時(shí)序電路中的定時(shí)問(wèn)題
4.6 狀態(tài)表和狀態(tài)圖
4.7 米里模型和摩爾模型
4.8 同步時(shí)序電路分析
習(xí)題
參考文獻(xiàn)
第5章 數(shù)字設(shè)計(jì)中的VHDL語(yǔ)言
5.1 前言
5.2 實(shí)體和構(gòu)造體
5.3 VHDL語(yǔ)法要素
5.4 數(shù)據(jù)類型
5.5 運(yùn)算操作符
5.6 并發(fā)語(yǔ)句和順序語(yǔ)句
5.7 構(gòu)造體的結(jié)構(gòu)
5.8 結(jié)構(gòu)級(jí)描述
5.9 行為級(jí)描述
5.10 RTL描述
習(xí)題
第6章 用VHDL設(shè)計(jì)組合邏輯電路
6.1 前言
6.2 并行賦值語(yǔ)句
6.3 順序賦值語(yǔ)句
6.4 循環(huán)
6.5 for generate語(yǔ)句
習(xí)題
第7章 同步時(shí)序電路設(shè)計(jì)
7.1 前言
7.2 問(wèn)題描述
7.3 狀態(tài)化簡(jiǎn)
7.4 不完全確定時(shí)序電路的化簡(jiǎn)
7.5 推導(dǎo)觸發(fā)器的次態(tài)表達(dá)式
7.6 狀態(tài)分配
7.7 時(shí)序PAL器件
習(xí)題
參考文獻(xiàn)
第8章 計(jì)數(shù)器設(shè)計(jì)
8.1 前言
8.2 行波（異步）計(jì)數(shù)器
8.3 異步可逆計(jì)數(shù)器
8.4 同步計(jì)數(shù)器
8.5 格雷碼計(jì)數(shù)器
8.6 移位寄存計(jì)數(shù)器
8.7 環(huán)型計(jì)數(shù)器
8.8 約翰遜計(jì)數(shù)器
習(xí)題
參考文獻(xiàn)
第9章 采用VHDL設(shè)計(jì)時(shí)序電路
9.1 前言
9.2 D鎖存器
9.3 觸發(fā)器和寄存器
9.4 移位寄存器
9.5 計(jì)數(shù)器
9.6 狀態(tài)機(jī)
9.7 實(shí)例研究
習(xí)題
參考文獻(xiàn)
第10章 異步時(shí)序電路
10.1 前言
10.2 流程表
10.3 化簡(jiǎn)原始流程表
10.4 狀態(tài)分配
10.5 激勵(lì)和輸出表達(dá)式
10.6 冒險(xiǎn)
習(xí)題
參考文獻(xiàn)
附錄A CMOS邏輯電路