數(shù)字邏輯（第二版）

第1章 數(shù)制與編碼
1.1 數(shù)字邏輯概述
1.1.1 數(shù)字系統(tǒng)
1.1.2 片上系統(tǒng)
1.2 數(shù)制及其轉(zhuǎn)換
1.2.1 十進(jìn)制
1.2.2 二進(jìn)制
1.2.3 八進(jìn)制
1.2.4 十六進(jìn)制
1.2.5 數(shù)制轉(zhuǎn)換
1.3 帶符號二進(jìn)制數(shù)的代碼表示
1.3.1 機(jī)器碼與真值
1.3.2 原碼
1.3.3 反碼
1.3.4 補碼
1.3.5 數(shù)碼運算
1.4 編碼
1.4.1 BCD碼
1.4.2 格雷碼
1.4.3 奇偶檢驗碼
1.4.4 CRC碼
1.4.5 ASCII碼
小結(jié)
習(xí)題
第2章 邏輯代數(shù)基礎(chǔ)
2.1 邏輯代數(shù)的基本定理和規(guī)則
2.1.1 邏輯代數(shù)公理
2.1.2 邏輯代數(shù)定理
2.1.3 邏輯代數(shù)規(guī)則
2.2 邏輯函數(shù)的表示方法
2.2.1 邏輯表達(dá)式
2.2.2 真值表
2.2.3 邏輯圖
2.3 邏輯函數(shù)表達(dá)形式與變換
2.3.1 積之和
2.3.2 和之積
2.3.3 最小項標(biāo)準(zhǔn)形式
2.3.4 最大項標(biāo)準(zhǔn)形式
2.4 邏輯函數(shù)的化簡
2.4.1 與或式的化簡
2.4.2 或與式的化簡
2.5 卡諾圖
2.5.1 卡諾圖構(gòu)成
2.5.2 典型卡諾圈
2.5.3 卡諾圖化簡
2.5.4 無關(guān)項的卡諾圖表示
2.6 蘊涵法化簡邏輯函數(shù)
小結(jié)
習(xí)題
第3章 組合邏輯
3.1 門電路
3.1.1 二極管、三極管門電路
3.1.2 TTL門電路
3.1.3 CMOS門電路
3.2 組合邏輯分析
3.2.1 分析步驟
3.2.2 分析實例
3.3 組合邏輯設(shè)計
3.3.1 設(shè)計步驟
3.3.2 問題的描述
3.3.3 設(shè)計實例
3.3.4 不完全項設(shè)計
3.4 組合邏輯電路的險象
3.4.1 險象的產(chǎn)生
3.4.2 險象的判斷
3.4.3 險象的解決
3.5 常用的中規(guī)模組合邏輯構(gòu)件的使用
3.5.1 譯碼器
3.5.2 編碼器
3.5.3 多路選擇器
3.5.4 比較器
3.5.5 加法器
3.5.6 ALU
小結(jié)
習(xí)題
第4章 同步時序邏輯
4.1 時序邏輯結(jié)構(gòu)模型
4.1.1 結(jié)構(gòu)模型
4.1.2 時序電路的分類
4.2 觸發(fā)器
4.2.1 RS觸發(fā)器
4.2.2 D觸發(fā)器
4.2.3 JK觸發(fā)器
4.2.4 T觸發(fā)器
4.2.5 不同類型時鐘觸發(fā)器間的轉(zhuǎn)換
4.2.6 集成觸發(fā)器的參數(shù)
4.3 同步時序邏輯分析
4.3.1 特性函數(shù)
4.3.2 激勵表
4.3.3 狀態(tài)圖、狀態(tài)表
4.3.4 波形圖
4.3.5 分析實例
4.4 同步時序邏輯設(shè)計
4.4.1 原始狀態(tài)圖和狀態(tài)表
4.4.2 狀態(tài)表化簡
4.4.3 狀態(tài)分配
4.4.4 設(shè)計實例
4.4.5 不完全狀態(tài)邏輯設(shè)計
4.5 常用的中規(guī)模同步時序邏輯構(gòu)件的使用
4.5.1 寄存器
4.5.2 計數(shù)器
小結(jié)
習(xí)題
第5章 異步時序邏輯
5.1 異步時序邏輯電路的特點
5.1.1 基本概念
5.1.2 分析和設(shè)計異步時序電路的幾點規(guī)定
5.2 脈沖異步時序邏輯分析
5.2.1 分析步驟
5.2.2 分析實例
5.3 脈沖異步時序邏輯設(shè)計
5.3.1 設(shè)計步驟
5.3.2 設(shè)計實例
5.4 常用中規(guī)模異步計數(shù)器
小結(jié)
習(xí)題
第6章 脈沖產(chǎn)生電路
6.1 多諧振蕩器
6.1.1 TTL環(huán)形振蕩器
6.1.2 MOS多諧振蕩器
6.2 單穩(wěn)態(tài)觸發(fā)器
6.3 施密特觸發(fā)器
6.4 555定時器及其應(yīng)用
6.4.1 555定時器
6.4.2 單穩(wěn)態(tài)觸發(fā)器
6.4.3 多諧振蕩器
6.4.4 施密特振蕩器
小結(jié)
習(xí)題
第7章 數(shù)／模與模／數(shù)轉(zhuǎn)換電路
7.1 數(shù)／模轉(zhuǎn)換電路
7.1.1 權(quán)電阻網(wǎng)絡(luò)DAC
7.1.2 倒T形電阻網(wǎng)絡(luò)DAC
7.1.3 DAC的主要技術(shù)指標(biāo)
7.1.4 集成DAC舉例
7.1.5 DAC轉(zhuǎn)換器應(yīng)用舉例
7.2 模／數(shù)轉(zhuǎn)換電路
7.2.1 逐次比較型ADC
7.2.2 雙積分型ADC
7.2.3 ADC的主要技術(shù)指標(biāo)
7.2.4 集成ADC舉例
7.2.5 ADC應(yīng)用舉例
小結(jié)
習(xí)題
第8章 編程邏輯
8.1 陣列示意圖
8.1.1 ROM
8.1.2 陣列示意圖概述
8.2 CPLD
8.2.1 PLA
8.2.2 PAL
8.2.3 GAL
8.2.4 CPLD簡介
8.2.5 CPLD編程原理
8.3 FPGA
8.3.1 FPGA編程原理
8.3.2 AheraFPGA典型結(jié)構(gòu)
8.3.3 XilinxFPGA典型結(jié)構(gòu)
8.4 VHDL
8.4.1 VHDL概述
8.4.2 VHDL基本結(jié)構(gòu)
8.4.3 VHDL數(shù)據(jù)類型與表達(dá)式
8.4.4 VHDL基本語句
8.4.5 QuartusII開發(fā)環(huán)境
8.4.6 組合邏輯設(shè)計實例
8.4.7 時序邏輯設(shè)計實例
小結(jié)
習(xí)題
第9章 數(shù)字系統(tǒng)綜合設(shè)計
9.1 設(shè)計流程
9.2 七段LED顯示
9.2.1 LED顯示原理
9.2.2 電路設(shè)計
9.2.3 VHDL設(shè)計
9.3 交通燈控制
9.3.1 系統(tǒng)需求
9.3.2 狀態(tài)分析
9.3.3 系統(tǒng)設(shè)計
9.3.4 模塊VHDL描述
9.3.5 仿真與運行結(jié)果
9.4 ADC0804數(shù)據(jù)采集
9.4.1 ADC0804時序
9.4.2 原理圖
9.4.3 VHDL設(shè)計
9.5 單周期CPU描述
9.5.1 MIPS處理器概述
9.5.2 指令描述
9.5.3 微結(jié)構(gòu)
9.6 單周期CPU設(shè)計
9.6.1 指令執(zhí)行步驟
9.6.2 取指令（IF）邏輯設(shè)計
9.6.3 指令譯碼（ID）邏輯設(shè)計
9.6.4 指令執(zhí)行（EXE）邏輯設(shè)計
9.6.5 存儲器訪問（MEM）邏輯設(shè)計
9.6.6 結(jié)果寫回（wB）邏輯設(shè)計
9.6.7 系統(tǒng)邏輯設(shè)計及仿真
小結(jié)
習(xí)題
附錄A邏輯符號對照表
參考文獻(xiàn)