現代數字電路與系統設計

目 錄\t
第1章 Verilog HDL\t9
1．1 Verilog HDL設計模塊的基本結構\t9
1．1．1 模塊端口定義\t9
1．1．2 模塊內容\t10
1．2 Verilog HDL的詞法\t12
1．2．1 空白符和注釋\t12
1．2．2 常數\t12
1．2．3 字符串\t13
1．2．4 關鍵詞\t13
1．2．5 標識符\t14
1．2．6 操作符\t14
1．2．7 Verilog HDL數據對象\t17
1．3 Verilog HDL的語句\t20
1．3．1 賦值語句\t20
1．3．2 條件語句\t21
1．3．3 循環(huán)語句\t23
1．3．4 結構聲明語句\t24
1．3．5 語句的順序執(zhí)行與并行執(zhí)行\(zhòng)t26
1．4 Verilog HDL仿真\t26
1．4．1 Verilog HDL仿真支持語句\t27
1．4．2 Verilog HDL測試平臺軟件的設計\t31
第2章 門電路的設計\t35
2．1 用assign語句設計門電路\t35
2．1．1 四-2輸入與非門7400的設計\t36
2．1．2 六反相器7404的設計\t37
2．2 用門級元件例化方式設計門電路\t38
2．2．1用元件例化方式設計四-2輸入端與非門7400\t38
2．2．2 用門級元件例化方式設計六反相器7404\t39
2．3 三態(tài)輸出電路的設計\t39
2．3．1 三態(tài)輸出門的設計\t39
2．3．2 集成三態(tài)輸出緩沖器的設計\t41
第3章 組合邏輯電路的設計\t44
3．1 算術運算電路的設計\t44
3．1．1 一般運算電路的設計\t44
3．1．2 集成運算電路的設計\t51
3．2 編碼器的設計\t55
3．2．1 普通編碼器的設計\t55
3．2．2 集成編碼器的設計\t59
3．3 譯碼器的設計\t63
3．3．1 4線-10線BCD譯碼器7442的設計\t63
3．3．2 4線-16譯碼器74154的設計\t64
3．3．3 3線-8線譯碼器74138的設計\t66
3．3．4 七段顯示譯碼器7448的設計\t67
3．4 數據選擇器的設計\t69
3．4．1 8選1數據選擇器74151的設計\t69
3．4．2 雙4選1數據選擇器74153的設計\t71
3．4．3 16選1數據選擇器161mux的設計\t72
3．4．4 三態(tài)輸出8選1數據選擇器74251的設計\t73
3．5 數值比較器的設計\t75
3．5．1 4位數值比較器7485的設計\t75
3．5．2 8位數值比較器74684的設計\t76
3．5．3 帶使能控制的8位數值比較器74686的設計\t77
3．6 奇偶校驗器的設計\t78
3．6．1 8位奇偶產生器/校驗器74180的設計\t79
3．6．2 9位奇偶產生器74280\t80
3．7 碼轉換器的設計\t81
3．7．1 BCD編碼之間的碼轉換器的設計\t81
3．7．2 數制之間的碼轉換器的設計\t84
3．7．3 明碼與密碼轉換器的設計\t88
第4章 觸發(fā)器的設計\t91
4．1 RS觸發(fā)器的設計\t91
4．1．1 基本RS觸發(fā)器的設計\t91
4．1．2 鐘控RS觸發(fā)器的設計\t93
4．2 D觸發(fā)器的設計\t94
4．2．1 D鎖存器的設計\t94
4．2．2 D觸發(fā)器的設計\t94
4．2．3 集成D觸發(fā)器的設計\t95
4．3 JK觸發(fā)器的設計\t96
4．3．1具有置位端的JK觸發(fā)器7471的設計\t96
4．3．2 具有異步復位的JK觸發(fā)器7472\t98
4．3．3 具有異步置位和共用異步復位與時鐘的雙JK觸發(fā)器7478的設計\t99
第5章 時序邏輯電路的設計\t101
5．1 數碼寄存器的設計\t101
5．1．1 8D鎖存器74273的設計\t101
5．1．2 8D鎖存器（三態(tài)輸出）CT74373的設計\t102
5．2 移位寄存器的設計\t103
5．2．1 4位移位寄存器74178的設計\t104
5．2．2 雙向移位寄存器74194的設計\t105
5．3 計數器的設計\t106
4．3．1 十進制同步計數器（異步復位）74160的設計\t106
5．3．2 4位二進制同步計數器（異步復位）74161的設計\t108
5．3．3 4位二進制同步計數器（同步復位）74163的設計\t110
5．3．4 4位二進制同步加/減計數器74191的設計\t111
5．4 專用數字電路的設計\t112
5．4．1 順序脈沖發(fā)生器的設計\t112
5．4．2 序列信號發(fā)生器的設計\t114
5．4．3 偽隨機信號發(fā)生器的設計\t114
5．4．4 序列信號檢測器的設計\t116
5．4．5 流水燈控制器的設計\t117
5．4．6 搶答器的設計\t118
5．4．7 串行數據檢測器的設計\t120
第6章 存儲器的設計\t124
6．1 RAM的設計\t124
6．2 ROM的設計\t125
第7章 數字電路系統的設計\t128
7．1 數字電路系統的設計方法\t128
7．1．1 數字電路系統設計的圖形編輯方式\t128
7．1．2 用元件例化方式實現系統設計\t130
7．2 8位串行加法器的設計\t132
7．2．1 基本元件的設計\t132
7．2．2 8位串行加法器的頂層設計\t135
7．3 24小時計時器的設計\t137
7．3．1 2千萬分頻器的設計\t137
7．3．2 60進制分頻器的設計\t138
7．3．3 24進制分頻器的設計\t139
7．3．4 24小時計時器的頂層設計\t140
7．4 萬年歷的設計\t140
7．4．1 控制器的設計\t141
7．4．2 數據選擇器mux_4的設計\t142
7．4．3 數據選擇器mux_16的設計\t142
7．4．4年月日計時器的設計\t143
7．4．5 萬年歷的頂層設計\t145
7．5 倒計時器的設計\t146
7．5．1 控制器contr100_s的設計\t146
7．5．2 60進制減法計數器的設計\t147
7．5．3 24進制減法計數器的設計\t148
7．5．4 100進制減法計數器的設計\t149
7．5．5 倒計時器的頂層設計\t149
7．6 交通燈控制器的設計\t150
7．6．1 100進制減法計數器的設計\t151
7．6．2 控制器的設計\t151
7．6．3 交通燈控制器的頂層設計\t152
7．7 出租車計費器的設計\t154
7．7．1 計費器的設計\t155
7．7．2 出租車計費器的頂層設計\t156
7．8 波形發(fā)生器的設計\t156
7．8．1 計數器cnt256的設計\t157
7．8．2 存儲器rom0的設計\t158
7．8．3多路選擇器mux_1的設計\t161
7．8．4 波形發(fā)生器的頂層設計\t161
7．9 數字電壓表的設計\t162
7．9．1 分頻器clkgen的設計\t163
7．9．2 控制器contr_2的設計\t163
7．9．3 存儲器myrom_dyb的設計\t165
7．9．4 數字電壓表的頂層設計\t168
7．10 8位十進制頻率計設計\t169
7．10．1 測頻控制信號發(fā)生器testctl的設計\t169
7．10．2 十進制加法計數器cnt10x8的設計\t170
7．10．3 8位十進制鎖存器reg4x8的設計\t172
7．10．4 頻率計的頂層設計\t172
第8章 常用EDA軟件\t174
8．1 Quartus II 13．0軟件\t174
8．1．1 Quartus II軟件的主界面\t174
8．1．2 Quartus II的圖形編輯輸入法\t175
8．1．3 Quartus II的文本編輯輸入法\t190
8．1．4 嵌入式邏輯分析儀的使用方法\t192
8．1．5 嵌入式鎖相環(huán)的設計方法\t195
8．1．6 設計優(yōu)化\t199
8．1．7 Quartus II的RTL閱讀器\t200
8．2 ModelSim\t202
8．2．1 ModelSim的圖形用戶交互方式\t202
8．2．2 ModelSim的交互命令方式\t206
8．2．3 ModelSim的批處理工作方式\t208
8．2．4 在Quartus II 13．0中使用ModelSim仿真\t209
8．3 基于Matlab/DSP Builder的DSP模塊設計\t214
8．3．1 設計原理\t214
8．3．2 DSP Builder的層次設計\t226
8．4 Nios II嵌入式系統開發(fā)軟件\t227
8．4．1 Nios II的硬件開發(fā)\t227
8．4．2 Qsys系統的編譯與下載\t232
8．4．3 Nios II嵌入式系統的軟件調試\t256
8．4．4 Nios II的常用組件與編程\t261
8．4．5 基于Nios II的Qsys系統應用\t272
主要參考文獻\t284